Generalnie MMU, który uaktywnia m.in. ROM, gdy pojawi się adres, np. $C000 "aktywuje" ROM, i powoduje, że niezależnie od stanu linii R/W zawartość szyny danych atarki jest "zwarta" z magistralą danych ROM-u - czyli na magistrali danych może dojść do sytuacji, że "jedynka zewrze się z zerem" ;)

Zapewne przyjęli założenie, że ewentualne zapisy, które przecież nie wiążą się z niebezpieczeństwem dla układów, mogą być zignorowane. Dodatkowe wejście MMU to konieczność zastosowania większego (i droższego) układu. W czym Ci to konkretnie przeszkadza?

E tam, zaraz zmieniać MMU. A wyciągnąć nogi danych ROMU z druku i podłączyć przez 244 lub 245 sterowane R/W. Lebo multipleksem jakowymś...

Kiedyś tak zrobiłem karta SRAM do ST. Z lenistwa zrobiłem na switchu zapis/odczyt. Działało jakiś czas.

Po co aż tyle roboty? Nie lepiej odciąć jedną nogę ROM-u  (-OE) i podłączyć ją do odwróconego w fazie R/-W ?

To prawda. Bufory CMOS są trochę wydajniejsze w stanie wysokim. Można się spodziewać przepływu jakichś 50-60mA. Biorąc jednak pod uwagę fakt, że nie ma szans na częstszy zapis niż raz na 4 cykle zegara, a prąd będzie płynął przez około pół cyklu, daje to średnio 6-8mA. Jakbyś trafił jakiś szczególnie szybki, wysokoprądowy FLASH to może dwa razy więcej. Chwilowe prądy tak czy owak płyną duże, bo przeładowują pojemności, więc od tej strony nie ma powodu się przejmować. Zresztą o czym tu gadać. I tak musisz wyłączać ROM, bo prawidłowego zapisu w tych warunkach nie będzie.

Domyślam się, że to, co dla mnie wygląda jak krzaczki, to zapewne MADS? Nie chce mi się tego tłumaczyć na piechotę na bardziej zrozumiały język, więc idea jest dla mnie nieznana, ale mam poważne wątpliwości, czy GTIA jest w stanie odczytać z szyny cokolwiek w jakikolwiek sposób w cyklu, w którym to CPU ma do niej dostęp.