1 Temat przez Candle

  • Skąd: Lublin
  • Zarejestrowany: 2002-11-28
  • Posty: 4,254

czy ktos moglby mi wyjasnic kiedy antic ustawia zero na tej nodze?
czy generuje wtedy wszystkie adresy, czy tylko jeden, pozniej za drugim razem gdy zeroje ta noge kolejny itd... czemu o to pytam? chce zrobic rozszerzenie i chce wykozystac odswierzanie typu CBR, ma te zalety ze samo sobie generuje adresy do odswierzenia, wystarczy ze mu sie wyzeruje sygnal CAS przed sygnalem RAS - maja to wszystkie nowe pamieci, a jakos wszystkie rozszerzenia ktore widzialem do tej pory do atarki kozystaja z odswierzania typu RAS only, gdzie adres generowany musi byc recznie (przerzutniki, liczniki, cuda...) dobra.. koniec gledzenia

MA KTOS JAKIES INFO?? moze ktos ma oscyloskop i moze to sprawdzic?

zdrowka

candle

przechodze na tumiwisizm

Candle's Strona

2 Odpowiedź przez Simius

  • Skąd: Warszawa
  • Zarejestrowany: 2002-05-27
  • Posty: 1,208

To znaczy, ze nie wszystkie rozszerzenia widziales.  8)
Sygnał REF jest generowany w kazdym cyklu odświeżania. Poziom niski oznacza cykl odświeżania. Zmiana na REF pojawia się kilkadziesiąt ns po opadającym zboczu O2, ciut wcześniej (do 10ns) lub równo z narastającym zboczem RAS.
Obowiązuje następujący porządek (przy wyłączonym obrazie): paczka 9 cykli odświeżania co 5 cykli maszynowych (razem 45 cykli) i 88 cykli zegarowych przerwy pomiędzy między kolejnymi "paczkami".
Coś jeszcze? Może gotowy schemacik podesłać? :)

Ceterum censeo Germaniam esse delendam.

3 Odpowiedź przez Simius

  • Skąd: Warszawa
  • Zarejestrowany: 2002-05-27
  • Posty: 1,208

Mała poprawka: sprawdziłem w notatkach i okazuje się, ze coś musiałem pomylić. Nie co 5 a co 4 cykle (razem 36 cykli) i 81 cykli przerwy.

Ceterum censeo Germaniam esse delendam.

4 Odpowiedź przez Candle

  • Skąd: Lublin
  • Zarejestrowany: 2002-11-28
  • Posty: 4,254

wszystko fajnie, co prawda nie znalazlem tego w dokumentacji antic'a, ale w dokumentacji cgia (antic+gtia w jednej obudowie) i jest 9 cykli co linie obrazu, fajnie, ale napisali tez tam cos takiego:
(ehem, bedzie cytat)
The CGIA provides circuitry on chip which will generate RAM refresh address for dynamic RAMs. The refresh cycle provided is equal to 256 refresh row addresses once every 2mS. This is equivalent to nine refresh cycles per horizontal scan line. When a RAM refresh reqeest is generated inside thie CGIA, the HALT line goes bla bla bla...

o co mi chodzi to o to co tu wlasciwie pisze? 2mS? ja juz glupieje, w jednym miejscu mi pisza ze co 15.2uS, w drugim ze 32mS, a tu ze 2mS
no i co co te 2mS? 256 kolumn jest odswierzane?, jedna? 9? naprawde glupieje

candle

przechodze na tumiwisizm

Candle's Strona

5 Odpowiedź przez Simius

  • Skąd: Warszawa
  • Zarejestrowany: 2002-05-27
  • Posty: 1,208

Weż kalkulator i policz sobie. Wychodzi 1,877ms na wygenerowanie wszystkich 256 cykli odświezania.
9 cykli odświeżania na każde 117 cykli zegarowych, czyli na każdą linię obrazu (ok. 66us). 256/9*66=1877

Ceterum censeo Germaniam esse delendam.

6 Odpowiedź przez pasiu

  • pasiu
  • Referent
  • Nieaktywny
  • Skąd: Wrocław/Zawiszów
  • Zarejestrowany: 2002-03-25
  • Posty: 385

Odswiezanie CAS before RAS jest stosowane przy SIMMach (w m.in. moim rozwiazaniu). Jak to zrobic? Wystarczy jedna, dwuwejsciowa bramka AND. Do jednego wejscia podlaczamy sygnal CAS majacy isc do pamieci, do drugiego REF z Antica. Wyjascie bramki, jak sie nie trudno domyslic, podpinamy do pamieci jako CAS. Ten sposob odswiezania byl wykorzystywany przez firme NI we wlasnych rozszerzeniach 1MB.

pasiu's Strona