Ja ostatnimi czasy również zapragnąłem potestować 65c816 w moim 130XE. Zaczęło się od małej płytki wytrawionej w domu, a obecnie moja testowa platforma wygląda tak:

Na pokładzie do testów umieściłem 1MB pamięci oraz kość pamięci Rom (pod ręką akurat miałem Flash 29PL160).
Do jako kontroler logiki używam Xilinxa XC9572XL.
Niestety brakuje mi czasu na zabawę dlatego na razie jedyne co udało mi się osiągnąć to 1MB pamięci liniowej (może działać wraz z pamięcią na płycie głównej lub bez jako główna pamięć komputera). Tak naprawdę to pamięci liniowej to tylko 512kB bo jeszcze nie wymyśliłem jak odświeżać drugą połowę kości pamięci 44c256 (sterowanie linią A9). :(
Przewidziałem sporo luźnych wejść więc bez problemu mogę podłączyć sygnały z PIA i przeprogramować Xilinxa tak aby cała lub cześć pamięci pracowała jako np. 320kB  Rambo.
Udało mi się też zaprogramować kilka komórek flasha.
Brakuje mi czasu ale następne w planach mam wlutowanie rezonatora i zmuszenie procka do pracy z wyższą częstotliwością ale ponieważ nie zastosowałem na razie żadnych buforów to tu spodziewam się sporych problemów.

Jeśli chodzi o pyt 1 i 2 to na tą chwile nie mam aż tak szerokich testów wykonanych. Nie mniej jednak zależności czasowe które pojawiają się na wyjściach CAS, RAS i W w mojej opinii wiernie odzwierciedlają oryginalny układ. Problemem mogą okazać się poziomy napięć wyjściowych Xilinxa.  Różnica na tą chwile to odmienna od oryginału multipleksacja adresów na szynie BA[7:0].
W tej chwili na BA0 pojawia się adres A0 i A8 a w Freddie wystawia tam z tego co pamiętam A0 i A14. W obecnych konstrukcjach nie wpływa to na działanie. To taka zaszłość konstrukcyjna dla obsługi DRAMów o pojemności 16kb.

Pyt 3. Zaprojektowane PCB umożliwia ograniczenie układu do samej funkcjonalności generatora sygnału 3,5Mhz (OSC). (bez Xilinxa a na spodzie płytki mam miejsce na dodatkowy dzielnik częstotliwości /4). Ale ta funkcjonalność jest przewidziana na moje przyszłe potrzeby i nawet jeszcze nie testowana.
W załączeniu zdjęcie miejsc na dodatkowe (zbędne w podstawowej wersji) scalaki.

Pomimo braku czasu to jednak dzięki namowom jednego z kolegów (Jaro124) postanowiłem dokończyć projekt.
W załączeniu zdjęcie wersji finalnej. Układ z uwagi na moje ograniczenia sprzętowe został z powodzeniem przetestowany w tylko płytach 130XE (1bitowe pamięci) oraz 65XE. Na dalsze testy układ zostanie przesłany do wspomnianego kolegi.

Dla podstawowego działania wystarczy zamiennik umieścić w miejscu oryginalnego układu.
Dodatkowo zgodnie z sugestią kolegi przewidziałem funkcjonalność MapRam. W tym celu należy oprócz podstawowych układów dodatkowo dolutować w miejscu przewidzianym po drugiej stronie PCB układ 74LS02 oraz doprowadzić wymagane sygnały do pozostawionych na PCB punktów lutowniczych (PB7, PB0,PB5 i PB4). Test sprawności wykonałem przy użyciu programu CTEST.OBX.

Dla własnych/przyszłych zastosowań na PCB pozostawiłem punkty lutownicze dla sygnałów 14Mhz, ExtSel i CasInh oraz miejsce na jeszcze jeden układ TTL 74LS74.

Jeśli dalsze testy potwierdzą że jestem w stanie obyć się bez sygnału Reset (jak dotąd działa bez) to pozostanie mi jedno wolne wejście do wykorzystania. Myślę że w Xilinxe funkcjonalność MAPRAM jeszcze się spokojnie zmieści bo jest miejsce. Tylko musiał bym dodać 74HCT02  aby dodać PB0 i PB7 ale to nie problem.
Dzięki za podrzucenie pomysłu.

1. Jeśli pamięci się grzeją to pod żadnym pozorem nie należy włączać komputera, bo szkoda męczyć Ferdka!
2. Jeśli po włączeniu komputera podłączony monitor w żaden sposób nie reaguje to wskazuje również na uwalenie układu Freddie. Jeśli jest jakaś reakcje sugerująca złapanie sygnału synchronizacji to jest szansa że zegar taktujący ANTICA jeszcze działa (sygnał taktujący generuje Ferdek).

PS. Przy okazji tematu chciałem kolegów na forum trochę się poradzić w temacie Freddiego, otóż:
Posiadam dwa uwalone Ferdki. Postanowiłem je trochę przetestować. Testy przeprowadziłem w oparciu o układ testujący zaproponowany przez Pasia. Układ trochę zmodyfikowałem ale o tym może później.
Moje wnioski z testów logiki :
1. Pierwszy oczywisty - oba układy uszkodzone.
2. Układy nie mają poprawnych napięciowo (w sensie TTL) poziomów napięć wyjściowych.
3. Pomijając niestabilne poziomy napięcia wyjściowego oba z uszkodzonych układów działają w miarę POPRAWNIE LOGICZNIE.
4. Okazało się że każdy z moich układów inaczej multipleksuję linie adresowe niż wskazuje na to powszechna wiedza (w skrócie dla przykładu : na wyjściu BA0 pojawia się sygnał A0 i nie jak to by logika wykazywała A8 ale z tego co pamiętam to A14, podobne zmiany są na pozostałych wyjściach BA)
Po testach multimetrem w jednym z układów udało mi się namierzyć uszkodzenie : przerwa na linii GND ("nieskończona rezystancja do każdego z innych wejść)
Postanowiłem moje teorie sprawdzić poprzez umieszczenie układu w komputerze. Oczywiście komputer się nie uruchomił. Następnie wymyśliłem alternatywny sposób podania GND na logikę Ferdka. Ku mojemu zaskoczeniu na ekranie monitora pojawił się znajomy niebieski obraz tyle że z zakłóceniami :) Celowo nie opisuję na forum w jaki sposób dostarczyłem GND do układu bo nie chcę nikogo zachęcać  do takich eksperymentów.  Oczywiście zainteresowanym kolegom przekaże potrzebne do testów informacje - ale na własną odpowiedzialność.

Na koniec pytanie do kolegów: Czy jest możliwość/ szansa na ponowne "wszycie" chipa w nową obudowę DIP40? Wiem że np. w instytucie półprzewodników na PWR takie rzeczy kiedyś robili ale dla nowych układów.