Zrobiłem przed chwilą jeszcze jedną rzecz. Dodałem jeden rozkaz:

loop: LDA VCOUNT
LDX VCOUNT
CMP #$9C
BNE loop
RTS

Zgodnie z przewidywaniami, X wraca zawsze z wartością 0, co oznacza,  że stan 156 pojawia się na czas krótszy niż 4 cykle zegara.

W bezpośredni sposób chyba się nie da. Trzeba by może poszukać jakichś kruczków.
To nie wersja SECAM podawała liczbę 314 tylko wersja PAL. Dziś jednak odpaliłem SysInfo jeszcze raz na tym samym komputerze (PAL) i ze zdziwieniem zobaczyłem, że tym razem podaje 310 linii na SysInfo 2.00 i 2.03, a 312 linii na 2.20. Mnie raczej nic nie odbiło, więc sądzę, że jeśli już, to jemu.

Peek($d014)=1

Pamiętam, że Sikor wspominał, że ma i nie odda. Trzeba było wcześniej powiedzieć o Sysinfo, to sam bym sprawdził. Jak będę miał chwilę czasu, żeby popodłączać sprzęt, to odpalę. Chwilowo nie mam połączenia z PC. Od której wersji ma rozpoznawać SECAM, bo jakieś starsze mam?

Proszą, że, jeśli czegoś nie ma w katalogu, to żeby pytać. Spytać w końcu nic nie kosztuje.
Jeśli masz gdzieś coś takiego i nie jesteś z tym związany nierozerwalnymi więzami przyjaźni, to oceń swój żal z utraty eksponatu. :-)

PS. Pytałem i o CO, i o C0.  Z tym samym skutkiem.

Niezupełnie. Jeśli zapisuje na przemian $30 i $00, to zmienia stan bitu 4 i 5 a nie 3 i 4, zatem istota sprawy tkwi w czym innym. Jeśli bity 4 i 5 =1 wtedy CA2 jest wyjściem ustawionym w stan niski (bo magnetofon wyłączony), a kiedy bity 5 i 4 =0 - wejściem, ustawionym w stan wysoki przez zewnętrzny rezystor pull-up.

Nie jestem wprawdzie specjalistą-technologiem produkcji FPGA, ale według mojej wiedzy nie wszystkie FPGA mają strukturę wykonaną w technologii SRAM. Z prostych przyczyn. Po pierwsze - układy bazujące na SRAM są wrażliwe na szybkie neutrony, które mogą zmienić zawartość komórki pamięci, a więc uszkodzić zaprogramowaną strukturę. Po drugie - układy bazujące na SRAM mają niski poziom bezpieczeństwa informatycznego, a złamanie takiej struktury jest kwestią godzin. W niektórych zastosowaniach jest to dyskwalifikujące. Jeśli więc piszę, że układ jest wykonany w technologii FLASH, to mam na myśli strukturę logiczną. Ale to faktycznie mało istotne.

Przeliczanie wielkości układu na bramki jest tylko pewną umowną formą reprezentacji ich wielkości, a bardziej istotna jest liczba większych tzw. elementów logicznych, z których budowana jest struktura. EP1K50 według danych katalogowych ma 199k "bramek systemowych" lub 2880 elementów logicznych. Układ, o którym ja pisałem, ma 250k "bramek systemowych" lub ponad 6000 elementów logicznych.

Nie chodzi o ten układ, a buforowanie sygnałów (choć jego obwody I/O także są zasilane napięciem 3,3V) nie jest wcale konieczne. Standard TTL wymaga UoHmin=2,8V, więc 3,3V w zupełności wystarcza. W drugą stronę istnieją mechanizmy zabezpieczające wejścia FPGA przed zbyt wysokim napięciem. Nie ma się czym specjalnie przejmować.

Może i nie ma takiej gwarancji, jeśli chodzi o xc3, ale to nie to. W układzie, o którym piszę, da się zaimplementować core 8051, które będzie chodziło z cyklem maszynowym 1/1 przy częstotliwości 300MHz. Układ jest więc raczej szybki.

O, widzisz. I to jest dopiero zła wiadomość. Pytanie - ile kratek piwa trzeba, żeby ją poprawić? ;-) Z bezpośrednim wyjściem do monitora w standardzie VGA VBXE  byłby jakby trochę kompletniejszy. :-)

Domyślam się, że to, co dla mnie wygląda jak krzaczki, to zapewne MADS? Nie chce mi się tego tłumaczyć na piechotę na bardziej zrozumiały język, więc idea jest dla mnie nieznana, ale mam poważne wątpliwości, czy GTIA jest w stanie odczytać z szyny cokolwiek w jakikolwiek sposób w cyklu, w którym to CPU ma do niej dostęp.

To prawda. Bufory CMOS są trochę wydajniejsze w stanie wysokim. Można się spodziewać przepływu jakichś 50-60mA. Biorąc jednak pod uwagę fakt, że nie ma szans na częstszy zapis niż raz na 4 cykle zegara, a prąd będzie płynął przez około pół cyklu, daje to średnio 6-8mA. Jakbyś trafił jakiś szczególnie szybki, wysokoprądowy FLASH to może dwa razy więcej. Chwilowe prądy tak czy owak płyną duże, bo przeładowują pojemności, więc od tej strony nie ma powodu się przejmować. Zresztą o czym tu gadać. I tak musisz wyłączać ROM, bo prawidłowego zapisu w tych warunkach nie będzie.

Połączenie ze sobą dwóch wyjść NMOS o przeciwnych stanach spowoduje przepływ prądu o natężeniu rzędu 30-40mA. W omawianej sytuacji taki stan będzie trwał mniej więcej połowę czasu. Nic strasznego. W życiu nie zdarzyło mi się uszkodzenie jakiegokolwiek układu cyfrowego przez zwarcie ze sobą wyjść. Zresztą w celach naukowych możesz wykonać eksperyment polegający na odczytaniu zawartości $C000, wykonaniu EOR #$FF i zapisie z powrotem w nieskończonej pętli. Można się założyć o każde pieniądze, że nic się nie stanie.