No to czas na mały teścik.
1. czy jest połączenie pomiędzy nóżką 10 układu U3 HC374 [GND] a nóżką nr 1 układu U5 [gate array] - nóżka nr 1 jest oznaczona bezpośrednio kropką/zagłębieniem w obudowie PLCC (patrz od strony procesora 286)
IF jest połączenie - jest to układ z rodziny XC4000, XC5000 THEN STOP
2. czy jest połączenie pomiędzy nóżką 10 układu U3 HC374 [GND] a nóżką 21 układu U5 [gate array] - nóżki liczymy w lewo począwszy od oznaczonej kropką/zagłębieniem nóżki nr 1.
IF jest połączenie - jest to układ z rodziny XC3064, XC3090, XC3195 THEN STOP
3. czy jest połączenie pomiędzy nóżką 10 układu U3 HC374 [GND] a nóżką 43 układu U5 [gate array] - nóżki liczymy w lewo począwszy od oznaczonej kropką/zagłębieniem nóżki nr 1.
IF jest połączenie - jest to w ogóle układ z rodziny XC3000. Jeden z XC3020, XC3030, XC3042 THEN STOP
4. czy jest połączenie pomiędzy nóżką 10 układu U3 HC374 [GND] a nóżką 8 i 16 układu U5 [gate array] - nóżki liczymy w lewo począwszy od oznaczonej kropką/zagłębieniem nóżki nr 1.
IF jest połaczenie - jest to XC9572 THEN STOP
Nie przewiduję większej ilości testów. Jeżeli tylko trafisz w kolejności na jedną z opisanych sytuacji - nie rób już następnych .Te dane są jednoznaczne i nie ma sensu tracić czasu. Dalsza identyfikacja układu w podgrupie jest już dużo bardziej zaawansowana i pracochłonna.
Tak czy siak. Wiemy, że jest to XilinX i najprawdopodobniej s-RAM based FPGA. CPLD jest raczej za małe do ogarnięcia takiej ilości logiki. Mnie tylko zastanawiałoby - jak i którędy konstruktorzy rozwiązali ładowanie konfiguracji do FPGA. To jest niezwykle ciekawe o ile zachodzi tu ten przypadek...
edit:
co do podłączenia do SHIFTERa - zgadza się to jest 16MHz clock