dzieci dzieci...
sygnal halt mozna sobie wyprodukowac, nie musi byc tym samym haltem, co sygnal generowany przez antic dla wewnetrznego proca
inna sprawa ze
a) jesli uzyje sie sallego (ktory ma halt), to zostaje nam 1.77mhz, co z kolei pociaga za soba wziescie skads tej czestotliwosci - ok, proc moze pracowac na fi2, fajnie, ale to bedzie wciaz te 1.77mhz poprzesowane w fazie wzgledem fi0, do tego - halt stopuje procesor od nastepnego cyklu fi2 - czyli naszego fi5?
b) ok.. powiedzmy ze problem jest wyimaginowany i za malo sypiam, ponadto kazdy ma wersje C, a nawet S (na rdzeniu statycznym) ktora moze byc dowolnie stopowana, albo przynajmiej C i bedzie sobie buforowal cala magistrale danych i adresowa, zeby procesor, ktory bedzie mial za zadanie powtarzac cykl zapisu/odczytu (bo nie bedzie mial halta, ale bedzie mogl pracowac powyzej 2mhz) nie powtarzal go w magistrale atarki - bedzie to bardzo kompaktowe rozwiazanie...
c) niech cud sie zdazy i kazdy pcha tam 816 z pamiecia no - zaszalejmy - 64kb, rdzen - przynajmniej w tych nowych, jest statyczny - mozna calkowicie zatrzymac zegar, jest sobie tez sygnal be do odciecia magistrali - kolejny problem z dyni, ale co zyskujemy?
zalozmy hipotetyczna sytuacje, w ktorej 816 wygenerowal hiper super szybko potrzebna grafike i i ma ja juz gotowa, komputer wyposazony jest w vbxe z ktorej to program kozysta, teraz program chce przepchac dane z weroniki, do pamieci vbxe i jak to sie dzieje? blitter vbxe wlazi na pamiec weroniki i sobie kopiuje dane? czy biedny sally sie poci i kopiuje dane bajt po bajcie? niestety to drugie...
mam taki drobna sugestie, zeby produkowac rozszerzenia komplementarne...